Universitas Padjadjaran

tlb 예제

Oleh: admin kesos
August 3, 2019

예를 들어 Alpha 21264에서 각 TLB 항목에는 주소 공간 번호(ASN)로 태그가 지정되며 현재 작업과 일치하는 ASN이 있는 TLB 항목만 유효한 것으로 간주됩니다. 인텔 펜티엄 Pro의 또 다른 예로, CR4 레지스터의 페이지 전역 활성화(PGE) 플래그와 페이지 디렉토리 또는 페이지 테이블 항목의 전역(G) 플래그를 사용하여 자주 사용하는 페이지가 작업 스위치의 TLB에서 자동으로 무효화되는 것을 방지할 수 있습니다. 또는 레지스터 CR3의 부하. 이후 2010 Westmere 마이크로 아키텍처 인텔 64 프로세서는 또한 12 비트 프로세스 컨텍스트 식별자 (PCID)를 지원, 여러 선형 주소 공간에 대 한 TLB 항목을 유지 수 있습니다., 주소에 사용 되는 현재 PCID와 일치 하는 것만 번역. [19] [20] TLB는 때때로 콘텐츠 주소 지정 가능 메모리(CAM)로 구현됩니다. CAM 검색 키는 가상 주소이며 검색 결과는 실제 주소입니다. 요청된 주소가 TLB에 있는 경우 CAM 검색은 일치를 빠르게 생성하고 검색된 실제 주소를 사용하여 메모리에 액세스할 수 있습니다. 이를 TLB 히트라고 합니다. 요청된 주소가 TLB에 없는 경우 누락되고 페이지 워크라는 프로세스에서 페이지 테이블을 검색하여 번역이 진행됩니다. 페이지 워크는 여러 메모리 위치의 내용을 읽고 이를 사용하여 실제 주소를 계산하기 때문에 프로세서 속도와 비교할 때 시간이 많이 걸립니다. 페이지 워크에 의해 실제 주소가 결정되면 실제 주소 매핑에 대한 가상 주소가 TLB에 입력됩니다. 예를 들어 PowerPC 604에는 데이터 로드 및 저장소에 대한 양방향 설정 연관 TLB가 있습니다. [3] 일부 프로세서는 다른 명령 및 데이터 주소 TLB를 가지고 있습니다.

캐시와 유사하게 TLB는 여러 수준을 가질 수 있습니다. CPU는 여러 TLB로 구축될 수 있으며, 예를 들어 매우 빠른 작은 L1 TLB(잠재적으로 완전히 연관된) 및 다소 느린 더 큰 L2 TLB가 될 수 있습니다. 명령 TLB(ITLB) 및 데이터 TLB(DTLB)를 사용하는 경우 CPU에는 세 개의 TLB(ITLB1, DTLB1, TLB2) 또는 4개의 TLB가 있을 수 있습니다. TLB의 선택적 플러싱은 소프트웨어 관리 TLB의 옵션이지만 일부 하드웨어 TLB(예: 인텔 80386의 TLB)의 유일한 옵션은 주소 공간 스위치에서 TLB의 완전한 플러싱입니다. 다른 하드웨어 TLB(예: 인텔 80486 및 이후 x86 프로세서의 TLB 및 ARM 프로세서의 TLB)를 사용하면 가상 주소로 인덱싱된 TLB에서 개별 항목을 플러시할 수 있습니다. TLB에는 페이지 테이블 항목과 세그먼트 테이블 항목이 포함된 고정된 수의 슬롯이 있습니다. 페이지 테이블 항목은 가상 주소를 실제 주소및 중간 테이블 주소로 매핑하는 반면 세그먼트 테이블 항목은 가상 주소를 세그먼트 주소, 중간 테이블 주소 및 페이지 테이블 주소에 매핑합니다. 가상 메모리는 프로세스에서 볼 수 있는 메모리 공간입니다.

이 공간은 종종 고정 된 크기의 페이지 (페이징 된 메모리) 또는 덜 일반적으로 가변 크기의 세그먼트 (분할 된 메모리)로 분할 됩니다. 일반적으로 주 메모리에 저장된 페이지 테이블은 가상 페이지가 실제 메모리에 저장되는 위치를 추적합니다. 이 메서드는 두 개의 메모리 액세스(페이지 테이블 항목에 대해 하나씩, 바이트에 대해 하나씩)를 사용하여 바이트에 액세스합니다.

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